FPGA meme

第一版pin defination确定、PLL结构、时钟结构确定了之后，FPGA就可以开始做伪工程；
伪工程的目的是验证管脚分配、测量时钟、仿真并测试gty通路的测试pattern收发、准备standard cell/sram的FPGA版本。打通这些环节，好为下一步新增逻辑调试做准备。
FPGA的开发宜使用敏捷开发模式，增量进行。